mos管與門電路圖詳解及概述-CMOS邏輯門電路原理圖分析-KIA MOS管
信息來源：本站 日期：2019-04-03
mos管與門電路圖，mos管是金屬(metal)、氧化物(oxide)、半導體(semiconductor)場效應晶體管，或者稱是金屬—絕緣體(insulator)、半導體。MOS管的source和drain是可以對調的，他們都是在P型backgate中形成的N型區。在多數情況下，這個兩個區是一樣的，即使兩端對調也不會影響器件的性能。這樣的器件被認為是對稱的。
MOS管又分為兩種類型：N型和P型。如下圖所示：
以N型管為例，2端為控制端，稱為“柵極”；3端通常接地，稱為“源極”；源極電壓記作Vss，1端接正電壓，稱為“漏極”，漏極電壓記作VDD。要使1端與3端導通，柵極2上要加高電平。
對P型管，柵極、源極、漏極分別為5端、4端、6端。要使4端與6端導通，柵極5要加低電平。
在CMOS工藝制成的邏輯器件或單片機中，N型管與P型管往往是成對出現的。同時出現的這兩個CMOS管，任何時候，只要一只導通，另一只則不導通（即“截止”或“關斷”），所以稱為“互補型CMOS管”。
與門，又稱“與電路”、邏輯“積”、邏輯“與”電路。是執行“與”運算的基本邏輯門電路。有多個輸入端，一個輸出端。當所有的輸入同時為高電平（邏輯1）時，輸出才為高電平，否則輸出為低電平（邏輯0）。
與門有3種邏輯符號，包括：形狀特征型符號（ANSI/IEEEStd 91-1984）、IEC矩形國標符號（IEC 60617-12）、DIN符號（DIN 40700）。
ANSI/IEEE Std 91-1984
IEC 60617-12（國標符號）
DIN 40700
1、高速CMOS電路的電源電壓VDD通常為+5V;Vss接地，是0V。
高電平視為邏輯“1”，電平值的范圍為：VDD的65%～VDD(或者VDD-1.5V～VDD)。低電平視作邏輯“0”，要求不超過VDD的35%或0～1.5V。+1.5V～+3.5V應看作不確定電平。在硬件設計中要避免出現不確定電平。
近年來，隨著亞微米技術的發展，單片機的電源呈下降趨勢。低電源電壓有助于降低功耗。VDD為3.3V的CMOS器件已大量使用。在便攜式應用中，VDD為2.7V，甚至1.8V的單片機也已經出現。將來電源電壓還會繼續下降，降到0.9V，但低于VDD的35%的電平視為邏輯“0”，高于VDD的65%的電平視為邏輯“1”的規律仍然是適用的。
2、非門
非門(反向器)是最簡單的門電路，由一對CMOS管組成。其工作原理如下：
A端為高電平時，P型管截止，N型管導通，輸出端C的電平與Vss保持一致，輸出低電平;A端為低電平時，P型管導通，N型管截止，輸出端C的電平與VDD一致，輸出高電平。
3、與非門
與非門工作原理：
①、A、B輸入均為低電平時，1、2管導通，3、4管截止，C端電壓與VDD一致，輸出高電平。
②、A輸入高電平，B輸入低電平時，1、3管導通，2、4管截止，C端電位與1管的漏極保持一致，輸出高電平。
③、A輸入低電平，B輸入高電平時，情況與②類似，亦輸出高電平。
④、A、B輸入均為高電平時，1、2管截止，3、4管導通，C端電壓與地一致，輸出低電平。
4、或非門
或非門工作原理：
①、A、B輸入均為低電平時，1、2管導通，3、4管截止，C端電壓與VDD一致，輸出高電平。
②、A輸入高電平，B輸入低電平時，1、4管導通，2、3管截止，C端輸出低電平。
③、A輸入低電平，B輸入高電平時，情況與②類似，亦輸出低電平。
④、A、B輸入均為高電平時，1、2管截止，3、4管導通，C端電壓與地一致，輸出低電平。
注：
將上述“與非”門、“或非”門邏輯符號的輸出端的小圓圈去掉，就成了“與”門、“或”門的邏輯符號。而實現“與”、“或”功能的電路圖則必須在輸出端加上一個反向器，即加上一對CMOS管，因此，“與”門實際上比“與非”門復雜，延遲時間也長些，這一點在電路設計中要注意。
5、三態門
三態門的工作原理：
當控制端C為“1”時，N型管3導通，同時，C端電平通過反向器后成為低電平，使P型管4導通，輸入端A的電平狀況可以通過3、4管到達輸出端B。
當控制端C為“0”時，3、4管都截止，輸入端A的電平狀況無法到達輸出端B，輸出端B呈現高電阻的狀態，稱為“高阻態”。這個器件也稱作“帶控制端的傳輸門”。帶有一定驅動能力的三態門也稱作“緩沖器”，邏輯符號是一樣的。
6、組合邏輯電路
“與非”門、“或非”門等邏輯電路的不同組合可以得到各種組合邏輯電路，如譯碼器、解碼器、多路開關等。
組合邏輯電路的實現可以使用現成的集成電路，也可以使用可編程邏輯器件，如PAL、GAL等實現。
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